Logic & Flip Flops-SN74LVC74APWR

PlätujaRiivon tavalised digitaalsed elektroonikaseadmed, millel on kaks stabiilset olekut, mida saab kasutada teabe salvestamiseks ja üks klapp või riiv võib salvestada 1 biti teavet.

Flip-Flop (lühendatult FF), tuntud ka kui bistabiilne värav, tuntud ka kui bistabiilne flip-flop, on digitaalne loogikalülitus, mis võib töötada kahes olekus.Flip-flops jäävad oma olekusse, kuni nad saavad sisendimpulsi, mida nimetatakse ka päästikuks.Kui sisendimpulss võetakse vastu, muudab flip-flopi väljund vastavalt reeglitele olekut ja jääb seejärel sellesse olekusse, kuni võetakse vastu uus triger.

Pulsitaseme suhtes tundlik riiv muudab olekut taktimpulsi tasemest madalamal, riiv on tasemel käivitatav salvestusseade ja andmesalvestuse toimimine sõltub sisendsignaali taseme väärtusest ainult siis, kui riiv on lubamise olek, muutub väljund koos andmesisendiga.Lukk erineb flip-flopist, see ei ole andmete lukustamine, väljundis olev signaal muutub koos sisendsignaaliga, täpselt nagu puhvrit läbiv signaal;kui lukustussignaal toimib riivina, lukustatakse andmed ja sisendsignaal ei tööta.Sulgurit nimetatakse ka läbipaistvaks riiviks, mis tähendab, et väljund on sisendile läbipaistev, kui see pole lukustatud.

Erinevus riivi ja flip-flopi vahel
Lukk ja flip-flop on mälufunktsiooniga kahendmäluseadmed, mis on ühed põhiseadmed erinevate ajastusloogikaahelate koostamiseks.Erinevus seisneb selles: riiv on seotud kõigi oma sisendsignaalidega, sisendsignaali muutmisel muutub riiv, kellaklemm puudub;flip-flopi juhib kell, genereerib väljundit ainult siis, kui kell käivitatakse praeguse sisendi proovivõtmiseks.Muidugi, kuna nii riiv kui ka flip-flop on ajastusloogika, pole väljund seotud ainult praeguse sisendiga, vaid ka eelmise väljundiga.

1. riivi käivitab tase, mitte sünkroonne juhtimine.DFF-i käivitab kella serv ja sünkroonne juhtimine.

2, riiv on tundlik sisendtaseme suhtes ja seda mõjutab juhtmestiku viivitus, mistõttu on raske tagada, et väljund ei tekitaks jäsemeid;DFF tekitab väiksema tõenäosusega jäsemeid.

3. Kui kasutate riivi ja DFF-i loomiseks paisuahelaid, kulutab riiv vähem väravaressursse kui DFF, mis on lukustuse jaoks parem koht kui DFF.Seetõttu on riivi kasutamise integreerimine ASIC-is kõrgem kui DFF-is, kuid FPGA-s on vastupidine, kuna FPGA-s pole standardset riiviseadet, kuid on olemas DFF-seade ja LATCH vajab realiseerimiseks rohkem kui ühte LE-d.riiv käivitatakse tasemel, mis võrdub lubamise lõpuga, ja pärast aktiveerimist (lubamise taseme ajal) on samaväärne juhtmega, mis muutub koos väljundiga. Väljund varieerub sõltuvalt väljundist.Mittelubatud olekus on säilitada algne signaal, mida saab näha ja flip-flop erinevus, tegelikult mitu korda riiv ei asenda ff.

4, riiv muutub äärmiselt keeruliseks staatilise ajastuse analüüsiks.

5, praegu kasutatakse riivi ainult väga kõrgetasemelistes vooluringides, näiteks Inteli P4 protsessoris.FPGA-l on riiviüksus, registriüksust saab konfigureerida riiviüksusena, xilinx v2p manuaalis konfigureeritakse registri/riiviüksusena, manus on xilinxi poollõike struktuuriskeem.Teised FPGA mudelid ja tootjad kontrollimas ei käinud.--Isiklikult arvan, et xilinx suudab alterat otse sobitada, võib olla rohkem probleeme mõne LE-ga, kuid mitte xilinxi seadet saab iga viilu nii konfigureerida, altera ainsal DDR-liidesel on spetsiaalne riiviüksus, üldiselt ainult riivi konstruktsioonis kasutatakse kiiret vooluahelat.altera LE ei ole riivi struktuur ja kontrollige sp3 ja sp2e ja muid mitte kontrollida, käsiraamat ütleb, et see konfiguratsioon on toetatud.Väljend wangdian altera kohta on õige, altera ff-i ei saa konfigureerida lukustama, see kasutab riivi rakendamiseks otsingutabelit.

Üldine disainireegel on järgmine: vältige enamikus kujundustes riivi.see võimaldab teil kujundada ajastus on valmis, ja see on väga peidetud, mitte-veteran ei leia.riiv Suurim oht ​​seisneb selles, et jämedaid ei filtreerita.See on vooluringi järgmisele tasemele äärmiselt ohtlik.Seetõttu ärge kasutage riivi seni, kuni saate kasutada D flip-flop kohta.