Uued originaalsed XC18V04VQG44C Spot Stock FPGA väljal programmeeritavad väravamassiivi loogika IC-kiibi integraallülitused

Toote atribuudid

Dokumendid ja meedia

Keskkonna- ja ekspordiklassifikatsioonid

Lisaressursid

Xilinxi mälu – FPGA-de konfiguratsioonikäsud

Xilinx tutvustab XC18V00 seeriat süsteemisiseseid programmeeritava konfiguratsiooni PROM-e (joonis 1).Selle 3,3 V perekonda kuuluvad seadmed hõlmavad 4-megabitist, 2-megabitist, 1-megabitist ja 512-kilobitist PROM-i, mis pakuvad lihtsalt kasutatavat ja kulutõhusat meetodit Xilinxi FPGA konfiguratsiooni bitivoogude ümberprogrammeerimiseks ja salvestamiseks.

Kui FPGA on põhijadarežiimis, genereerib see konfiguratsioonikella, mis juhib PROM-i.Lühike juurdepääsuaeg pärast CE ja OE lubamist on andmed saadaval PROM DATA (D0) viigul, mis on ühendatud FPGA DIN-viiguga.Uued andmed on saadaval lühikese juurdepääsuaja jooksul pärast iga tõusva kella serva.FPGA genereerib konfiguratsiooni lõpuleviimiseks sobiva arvu taktimpulsse.Kui FPGA on Slave Serial režiimis, töötavad PROM ja FPGA kella välise kellaga.

Kui FPGA on Master Select MAP režiimis, genereerib FPGA konfiguratsioonikella, mis juhib PROM-i.Kui FPGA on režiimis Slave Parallel või Slave Select MAP, genereerib väline ostsillaator konfiguratsioonikella, mis juhib PROM-i ja FPGA-d.Pärast CE ja OE lubamist on andmed saadaval PROM-i DATA (D0-D7) kontaktidel.Uued andmed on saadaval lühikese juurdepääsuaja jooksul pärast iga tõusva kella serva.Andmed sisestatakse FPGA-sse CCLK järgmisel tõusval serval.Vabakäitavat ostsillaatorit saab kasutada Slave Parallel või Slave Select MAP režiimides.

Mitut seadet saab kaskaaditada, kasutades CEO väljundit järgmise seadme CE-sisendi juhtimiseks.Kõigi selle ahela PROMide kellasisendid ja DATA väljundid on omavahel ühendatud.Kõik seadmed on ühilduvad ja neid saab kaskaadiga ühendada teiste pereliikmetega või XC17V00 ühekordselt programmeeritava PROM-perekonnaga.